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闕志克／華為「韜定律」的前因後果
2026-06-28 00:00 聯合報／ 闕志克（清華大學合聘教授）
為了因應「摩爾定律」即將遇到的物理極限，華為半導體業務部總裁何庭波五月提出「韜（τ）定律」，宣揚降低訊號傳輸時間（τ）、而非縮減元件幾何尺寸的新型晶片設計方法論。韜定律的重點在於如何運用先進封裝技術來提升晶片系統的效能，但和半導體製程技術未來如何演進，或台積電的業務前景關係不大。
過去六十年，半導體製造的持續微縮化大致如摩爾定律所預測，晶片設計業只需善用新增的電晶體密度，將更多功能整合進單一晶片，即可提升系統效能並降低功耗。但摩爾定律近來走得愈來愈慢，且預計很快就會撞到物理極限。為突破極限，半導體產業漸走向「超越摩爾定律」的方向，重點不再是怎麼增加晶片內電晶體密度，而是如何微縮化把晶片組裝成系統所需的連結，關鍵為能整合異質晶片的先進封裝技術。
晶片的運算性能取決於邏輯閘的延遲、以及訊號在邏輯閘間導線上的傳輸時間。隨著半導體元件尺寸的微縮，訊號傳輸時間逐漸變成影響整體晶片性能的主因，假如訊號需在晶片間傳播，導線延遲扮演的角色將更重要。降低導線延遲最有效的方法是縮短導線長度，這也是華為提出「邏輯折疊」晶片設計概念的原因。
然而，既有的晶片製程並不支援需在三維空間堆疊邏輯閘的電路設計。因此，現在實現邏輯折疊的唯一方法是將一個晶片的邏輯閘分散於不同的裸晶，然後利用先進封裝技術將它們堆疊。這樣的實作方式與主流的先進封裝組裝方法有兩個重要差異。首先，目前先進封裝技術所堆疊的裸晶大多能獨立運作測試，如 GPU、DRAM 等，但邏輯折疊堆疊的裸晶則多對應於某晶片的部分功能，所以較難分開測試。其次，目前很少將執行運算功能的裸晶堆疊起來，因為相關的供電和散熱管理設計非常複雜，但邏輯折疊要求的正是將多個運算型裸晶垂直組裝起來。
邏輯折疊的實作需用「混合鍵結」技術，將兩片晶圓上的訊號接點直接對準熔合在一起，且連接點間的間距最小為一點五微米，這種方式讓訊號連接點從晶片邊緣擴張至整個表面。以四平方公分的晶片來說，訊號連接點的數量從約一萬兩千個提升至超過一百萬個。
邏輯折疊的第一個產品案例預定是今年下半年發表的麒麟晶片，為了避開美國的科技出口管制，華為採用晶圓對晶圓（W2W）而非裸晶對晶圓（D2W）的混合鍵結技術來製造此晶片，因為能支援 D2W 的混合鍵結設備受到美荷日出口管制，但能支援 W2W 混合鍵結的全球領導廠商為奧地利 EVG 集團，不受三方出口管制的管轄。此外，即便未來美國連 W2W 混合鍵結設備都管制，華為也有備案：在中國第三期大基金的推動下，北方華創與拓荊科技兩家中國半導體設備廠商，都已能提供支援一點五微米間距的 W2W 混合鍵結封裝設備及相關工具。
因為沒辦法取得先進 GPU，DeepSeek 被迫在大語言模型架構上創新，以降低訓練成本。同樣地，由於無法使用先進的半導體製造工藝，華為不得不尋求替代方案來降低導線延遲對先進晶片的性能影響，結果創建出以現有封裝設備、實現三維晶片的邏輯折疊技術。如果華為未來真能將此技術從兩層裸晶成功泛化到多層裸晶，則韜定律的歷史重要性將會大大提高！
